作者：李瑜， 李强， 刘大鹏， 冯俊波， 郭进
原文标题：大规模硅基光电子集成芯片技术与挑战
本文聚焦大规模硅基光电子集成芯片（SiPIC）的技术发展与挑战，指出其与集成电路发展趋势相似，但受光学衍射极限和材料限制，集成密度提升难度大。文中分析了设计制造全流程（如 MPW 模式、版图设计、工艺验证）、片上器件集成（IO 器件、波导、调制器等）及大规模生产挑战（电学 / 光学组件一致性、良率控制），并展望通过异质集成、先进封装、自动化设计工具等技术突破瓶颈，推动其在光通信、光子 AI、激光雷达等领域的规模化应用。
- 硅基光电子集成芯片（SiPIC）发展现状与核心挑战
集成规模与趋势：
SiPIC 集成规模每 10 年增长一个量级，当前光学相控阵芯片已集成接近10的4次方个光学天线。与数字 IC 相比，其发展不遵循摩尔定律，更接近模拟 IC，受光学衍射极限限制（光波导宽度难小于 100nm，需微米级转弯半径），集成密度提升困难。数字 IC 依赖晶体管微缩（遵循摩尔定律），通过电压降低提升能效，集成密度与晶体管数量呈线性相关；而 SiPIC 受光学衍射极限限制（光波导宽度≥100nm，转弯半径≥5μm），且光器件（如调制器、耦合器）受材料限制（硅无直接电光效应，需热光 / 等离子体色散效应间接调控），集成密度提升依赖架构优化（如 FFT 酉矩阵减少 MZI 数量）而非单纯尺寸微缩。
应用驱动：
光通信：并联规模扩大可提升收发通道数（如 1.6Tbps 集成芯片）。
光子 AI：通道数增加支持更大卷积核计算（如 64×64 通道芯片需 8192 个 PAD）。
激光雷达（LiDAR）：相控阵天线数增加可提升波束指向性（如 8192 元光学相控阵）。
- 规模化设计制造全流程与关键技术
设计流程：
基于设计工艺套件（PDK），通过电磁场仿真（如 FDTD）、器件建模（TCAD）、链路仿真（如 OptiSystem）迭代优化版图，最终生成 GDS 文件。当前痛点包括工具碎片化（器件描述格式不统一）、仿真与实测差距大（光信号自由度高，变量数比 IC 高 1-2 个数量级）。
制造模式：
多项目晶圆（MPW）：拼版多个客户设计以分摊掩模成本，支持研发阶段低成本验证（如 8 英寸晶圆年产能约 10 万片，中芯国际传统 IC 年销超 500 万片）。多项目晶圆（MPW）的优势：成本分摊：拼版多个客户设计，降低单客户掩模成本（如减少 90% 掩模费用）；
研发加速：支持非量产阶段快速验证（如电子束曝光原型→MPW 小批量试产）；生态培育：吸引初创企业参与，孵化未来大规模需求。局限性：设计规则严格：需兼容多设计规则，限制复杂结构实现；良率风险：拼版设计可能因局部缺陷导致整版报废；规模受限：单次流片量小，难以满足量产阶段成本优化需求。
工艺挑战：深紫外光刻（45-248nm 节点），晶圆尺寸影响成本（12 英寸规模效应显著），但 SiPIC 出货量仅为传统 IC 的千分级。在芯片制造阶段，规模化 SiPIC 加工大多采用深
紫外光刻的方式，其晶圆尺寸从 4 inch（1 inch=2.54 cm）到 12 inch 不等，工艺节点贯穿 45 nm 到 248 nm。更大的晶圆尺寸在规模化生产中成本优势显著，而更先进的工艺制程往往带来更加精确的结构加工。目前，国内 SiPIC 设计年产能估计为 10 万片约当 8 inch 晶圆。
3.片上大规模器件集成：基础器件与系统架构
IO 交换器件：IO 交 换 器 件 负 责 对 芯 片 内 外 光 电 信 号 的 传 输 。光 IO 处于芯片光学链路的首尾，级联数不多，但需要匹配波导和光纤中的信号。考虑两种光介质截面尺寸和折射率发生较大改变，光波矢、偏振、模斑面积均需要特殊匹配，对规模化应用系统性能有影响的参数主要有插损、带宽、布局限制、对准方案与对准容差。最常用的两类光 IO 是端面耦合器（EC）与光栅耦合器。EC 器件的优势在于能够在较低的 工 艺 难 度 下 实 现 低 插 损（约 1 dB/端）、大 带 宽（200 nm@3 dB），以及偏振不依赖的特性。在封装上，EC 通过加工 V 形刻槽，光纤对准自由度小，且能够实现自对准，对准容差更大；另外，光纤与芯片在同一平面内，这有利于控制封装尺寸。上述特点使得端面耦合器（EC） 更适合在高性能封装和商用产品设计中使用。光栅耦合器的封装和高性能应用均面临极大的挑战，使得其更适合在晶圆级机台测试或者高 IO 密度芯片中使用。
传输器件：硅波导；氮化硅波导。SiPIC 芯片金属布线相比数字电路上亿端口、7~10 层甚至更多可布线层的布线问题来说，无论布线规模还是布线流程成熟度都尚处于初级阶段。
被动调控器件：Y”型 分 束 器、定 向 耦 合 器或 多 模 干 涉 器（MMI）
主动调控器件：MZI 热光调制器件、MZI 电光调制器件。硅基异质集成将Ⅲ~V 族、薄膜铌酸锂等材料在芯片制备阶段通过键合、外延、生长和转移等方法实现单片集成，可以有效实现激光器、半导体光放大器、大带宽高线性度调制器等有源器件的异质集成，是硅基光子技术走向大规模应用的必由之路。硅与薄膜铌酸锂的异质集成可以有效改善铌酸锂调制器工作
点漂移，同时实现高密度光子器件集成。国际上富士通已经实现了硅与铌酸锂异质集成的相干光模块产品研发，哈佛大学等高校也开展了相关研究。
光源和探测器：SiPIC 的光源和探测功能可以通过 IO 交换器件在芯片外实现，其优势在于信号质量高，峰值功率大，可调节参数多且不会为芯片引入电源和热管理复杂度。但是从体积、成本和整体系统功耗角度来看，将光源和探测器集成到芯片中具有显著优势。国际上 Intel 和 Skorpios 公司已分别开发了直接晶圆键合、选区键合工艺，用于实现硅与Ⅲ -V 族材料的异质集成，并制备了高性能激光器和 SOA。
光纤需水平对准芯片边缘的 Taper 结构（宽度约 40μm），对准容差较大（横向 ±2μm、角度 ±4° 时插损增加 < 1dB），依赖 V 形槽自对准工艺。例：2cm×2cm 芯片单侧最多容纳 500 个 EC 端口，需保证光纤与波导轴线偏差 < 1μm。片上波导与器件的对准：波导与调制器（如 MZI）、分束器（MMI）、滤波器（MRR）等器件连接时，需保证光场模式匹配。硅与 Ⅲ-Ⅴ 族材料（如激光器）键合时，需对准发光区与硅波导输入端，双 Taper 结构可实现 > 90% 耦合效率，但键合精度需 < 50nm。对准是 SiPIC 从设计到量产全链条的 “精度基石”，其挑战贯穿纳米级工艺套刻、微米级器件耦合、系统级封装适配等多个维度。
核心器件性能对比：
| 器件类型 | 典型参数 | 应用挑战 | | 端面耦合器（EC） | 插损 1dB / 端，带宽 200nm，需芯片边缘布局，单芯片最多 1000 端口 | 布局自由度低，需深刻槽工艺 | | 光栅耦合器 | 插损 3-4dB / 端，面积(100×100μm^2)，支持全芯片布局 | 封装难度高，对准容差严格（±4° 损失 40% 效率） | | 硅波导 | 损耗 1-2dB/cm，转弯半径 5-10μm，支持单模传输 | 尺寸与损耗平衡，集成度受限于转弯半径 | | 氮化硅波导 | 损耗 0.1dB/cm，转弯半径 > 20μm，热光系数低 10 倍 | 调制效率低，适合低复杂度链路 | | 热光移相器 | 移相效率 20mW，响应时间 10-100μs，需隔离热串扰 | 速率受限，需额外温控模块 | | 电光调制器 | 响应时间 ns 级，基于 MZI 结构（长度 > 100μm），插损 3.34dB | 掺杂工艺复杂，高频串扰控制难 |
系统架构瓶颈：
光子 AI 芯片：Grid 架构需(N^2)个 MZI（如 128×128 通道需 32768 个 PAD），受限于芯片面积（如 Lightmatter Mars 芯片占地 150mm²）和多层网络电 - 光转换延迟。光子 AI 芯片中，制约多层神经网络集成的关键技术瓶颈是什么？一是物理层限制：光学非线性缺失：硅基器件难以实现片上高效非线性运算，需依赖电 - 光 - 电转换完成多层网络迭代；损耗累积：每层 MZI 矩阵需分光操作（如 10 次分光导致插损 > 30dB），限制级联层数；热管理挑战：数万热光移相器同时工作导致芯片温升 > 10℃，引发相位漂移（需额外温控模块，增加面积与功耗）。二是系统层瓶颈：权值刷新依赖外部电信号同步（如微环共振峰调谐需 ns 级响应），多层网络训练时延迟高达毫秒级，无法匹配实时计算需求。
光学相控阵：1D 排列（如 LiDAR）需线性增加移相器，2D 阵列（矩阵计算）需平方级增加 IO，面临金属布线密度与焊盘布局挑战（如 1024×8 通道需数万端口）。
4.大规模生产挑战：一致性与良率控制
当 前 ，SiPIC 芯 片 中 元 器 件 数 量 已 经 达 到 10的4次方量级，对应的光学组件、电学组件、电学 IO 端口数量也均达到了 10的4次方量级。数量众多的光电组件在制造过程中是否失效以及芯片内、芯片间、晶圆间的光电子组件的一致性等，是决定 SiPIC 芯片能否量产和影响生产成本的关键因素。
电学组件缺陷：失效模式：金属互连断路（OPC 补偿不足）、通孔空洞（沉积工艺缺陷）、电迁移（铜互连线晶粒尺寸 < 100nm 时寿命缩短）。一致性影响：TiN 加热器厚度 ±5nm 导致方阻 ±0.75Ω，引起相位误差 ±0.04rad（200μm 长器件）。
光学组件工艺波动：波导参数：宽度 ±20nm→等效折射率(n_{eff})±0.05，厚度 ±5nm→(n_{eff})±0.02，导致 MZI 共振峰漂移 > 1nm（影响波长敏感器件）。表面粗糙度：刻蚀后侧壁粗糙度 > 10nm，散射损耗增加 0.5dB/cm，激光退火可降低至 < 5nm 但需平衡形貌改变。
制造一致性层次：批次间：工艺波动（如镀膜厚度）需长期监控；晶圆间：光刻机台稳定性影响线宽均匀性；晶圆内：径向厚度分布（CMP 工艺）导致器件性能差异。
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未来技术突破方向
EDA设计工具：开发光 - 电混合仿真平台（如 Lumerical+Cadence）、自动化版图布线工具（解决手动布线效率低问题）。
材料与集成：异质集成：硅 - 铌酸锂键合（改善调制器漂移）、Ⅲ-Ⅴ 族光源单片集成（耦合效率 > 90%）。先进封装：倒装焊（减少 PAD 数量）、3D 多层布线（硅 - 氮化硅叠层，降低串扰）。
生产工艺：引入工艺角模型（基于统计数据预测器件性能）、在线检测（如晶圆级光耦合量测），提升良率与一致性。
SiPIC 在工作频率、通道复用、抗干扰等方面比传统 IC 更具优势，与传统 IC 实现了互补发展，尤其在骨干网相干传输、AI、数据中心硅光模块和 CPO 高速传输应用中优势突出。目前，SiPIC 已实现了年产百万量级的 100 Gbit/s 或者 400 Gbit/s 的光模块出货，而更大规模集成如光神经网络计算、光相移阵列等应用仍处于试制样品阶段，工程问题正在逐步解决以满足下游模块的性能和成本要求。为了实现更大规模集成和更广泛的应用支撑，需要解决如下问题：1）在材料体系、工艺流程和封装测试方面都正在导入大量新技术的同时，上游设计环节仍然缺乏标准化方案，用于器件建模、原理图仿真搭建、自动化版图绘制、物理逻辑检查以及签核出版等的专用工具较少，体验不及 IC 设计工具；2）代工生产环节可用 IP 较少，缺乏器件工艺统计模型，工艺流程固化程度低，掩模利用率不高；3）封装测试自动化程度不足，通用标准普及程度不高；4）对于 需 求 端 而 言 ，采 购 价 格 相 比 传 统 解 决 方 案 仍 然 较高，可靠性、耐久性和对功能开发生态的兼容性验证较少。
虽然 SiPIC 仍然面临诸多挑战，但在学术界、产业界的协同合作下，借助 IC 集成电路数十年的发展经验及已取得的各项成果，SiPIC 的大规模制造所面临的关键技术问题将逐一被解决。持续增加的数据带宽带来的芯片需求是明确的，尤其是在人工智能大模型技术的深度采用过程中，计算集群在板卡间、机柜间的密集通信，将使得 SiPIC 芯片成为比肩 AI 计算加速卡的另一项基础设施，并在其他应用领域持续积累市场占有率优势，形成良性循环。